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FPGA工程开发
基于FPGA的级联编译码模块-高性能维特比译码|FPGA代做
来源:本站    日期:2018/6/15    浏览量:7687  

功能描述:

随着数字多媒体技术的飞速发展,人们对视频图像传输的质量和实时性提出了更高的要求。由于传输信道特性的不理想及噪声的存在,使接收到的信号不可避免地会出现差错,从而导致图像质量的下降。为此必须采用信道编码的方式来提高信息传输的可靠性。为进一步改善936C视频图像传输系统的性能,提出了级联码结合交织技术的纠错方案,即将RS码,分组交织,卷积码三种编译码技术相融合以实现纠错。

卷积码的编码实现很简单,就是将卷积码编码器的移位寄存器进行相应的模2和运算。

卷积码的译码可以分为代数译码和概率译码两种。代数译码是从码字本身的代数结构出发,不考虑信道统计特性,而概率译码还要计及信道特性。现在常用的是维特比译码,它也是概率译码算法之一,它由维特比在1967年提出,维持比算法的实质是最大似然译码,但它利用了编码网格图的特殊结构,从而降低了计算的复杂度。

维特比算法不是在篱笆图上一次比较所有可能的路径,而是接收一段,计算,比较一段,选择一段最可能的码段,从而达到整个码序列是一个有最大似然函数的序列,维特比算法的步骤简述如下

1)从某一时间单位开始,对进入每一状态的所有长为段分支的部分路径,计算部分路径度量,对每一状态,挑选并存储一条具有最大度量值的分支路径和度量值,称此路径为留选幸存路径。

2增加1,把此时刻进入每一状态的所有分支度量,和同这些分支相连的前一时刻的留选路径的度量值相加,得到了此时刻进入每一状态的留选路径,加以存贮并删去其它所有路径,因此留选路径延长了一个分支。

3)若,则重复以上各步,否则停止,译码器得到了有最大路径度量的路径。

由时间单位m直至L,篱笆图中所有的状态中每一个有一条留选路径,但在L时间单位后,篱笆图上的状态数目减少,留选路径也相应减少,最后到第L+m单位时间,篱笆图归到全为0的状态,因此仅剩下一条留选路径,这条路径就是要找的具有最大似然函数的路径,也就是译码器输出的估值码序列。

下面将举例说明Viterbi译码器的译码过程,若输入到(212)编码器的信息序列是M=1011100),这样由编码输出的编码序列是C=11,10,00,01,10,01,11),通过噪声信道后送入译码器的序列R=(10,10,00,01,11,01,11),可以看出接收码字中有两个错误,基于图5.5的篱笆图,Viterbi译码器接收码字的过程如图5.6所示:图中画出了各时刻进入每一状态的留选路径及其度量值d(最小汉明距离),以及与此相应的译码器估计的信息序列M,当L+m=7个时刻后,4条留选路径只剩一条,这样估值序列M=(1011100),这样两个错误得到纠正。


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